高速逐次逼近式模數(shù)轉(zhuǎn)換器研究與設(shè)計(jì).pdf

1、模數(shù)轉(zhuǎn)換器(Analog to Digital Converters，ADCs)作為連接模擬信號(hào)和數(shù)字信號(hào)的橋梁，隨著數(shù)字信號(hào)處理技術(shù)的快速發(fā)展得到了廣泛應(yīng)用。逐次逼近型模數(shù)轉(zhuǎn)換器(SuccessiveApproximation Register ADC，SARADC)相對(duì)于其他ADC具有功耗低、精度高的特點(diǎn)。高速SAR ADC廣泛應(yīng)用于通信系統(tǒng)、傳感器接口電路、工業(yè)過(guò)程控制等領(lǐng)域，近年來(lái)已成為企業(yè)、研究所和高校的研究熱點(diǎn)。
　　

2、論文詳細(xì)介紹了SAR ADC系統(tǒng)結(jié)構(gòu)，研究了提高SAR ADC轉(zhuǎn)換速度的方法，討論了各電路模塊的非理想因素及各電路模塊設(shè)計(jì)方法，在此基礎(chǔ)上設(shè)計(jì)了一個(gè)每步兩位(2b/step)電荷重分配型SAR ADC。相比于傳統(tǒng)的每步比較得到一位數(shù)字碼的SAR ADC而言，其每步比較得到兩位數(shù)字碼，這有效的提高了SAR ADC轉(zhuǎn)換速度。論文中還采用了分段電容陣列以減小芯片面積，改進(jìn)了異步控制電路來(lái)提高SARADC轉(zhuǎn)換速度，使用了前端失調(diào)校準(zhǔn)電路以減小前

3、置放大器和動(dòng)態(tài)比較器的失調(diào)電壓。論文最后給出了系統(tǒng)仿真結(jié)果。
　　本設(shè)計(jì)采用1.8V TSMC0.18μm CMOS工藝，版圖面積為1.3×1.4mm2。系統(tǒng)后仿真結(jié)果表明:當(dāng)輸入信號(hào)頻率接近40MHz，采樣率為80MS/s時(shí)，系統(tǒng)有效位數(shù)(Effective NumberOf Bits，ENOB)為9位，噪聲失真比(Signal-to-Noise and Distortion Ratio，SNDR)為55.7dB，無(wú)雜散動(dòng)態(tài)范圍