基于Interlaken的高速數(shù)據(jù)傳輸接口電路設計.pdf

1、隨著互聯(lián)網(wǎng)的蓬勃發(fā)展，互聯(lián)網(wǎng)用戶不斷增加，并且用戶對網(wǎng)絡帶寬要求也越來越高。因此，用戶數(shù)據(jù)量成指數(shù)級增長，這對處于網(wǎng)絡中間層的交換機和路由器這類網(wǎng)絡處理設備的處理速度和吞吐量提出了極大的挑戰(zhàn)，采用基于Interlaken的高速數(shù)據(jù)接口能夠有效解決高速數(shù)據(jù)交互難題。
　　首先本文深入研究了Interlaken接口協(xié)議，該協(xié)議主要分為協(xié)議層的處理和幀層的處理。協(xié)議層進行數(shù)據(jù)分割所采用的突發(fā)最大長度參數(shù)，突發(fā)最小長度參數(shù)分別為64Byt

2、es和32Bytes，支持片發(fā)、整包發(fā)送模式和帶內(nèi)流控。帶內(nèi)流控采用突發(fā)控制字的帶內(nèi)流控字段和備用字段對256個邏輯通道進行編碼的方法。幀層將通道中的數(shù)據(jù)封裝成元幀，然后進行發(fā)送，元幀長度為2000字。然后設計了Interlaken發(fā)送端和接收端接口電路的各功能模塊，其中采用并行邊擾碼有效地避免自同步擾碼器導致的誤碼復制問題。接著經(jīng)過模塊級和芯片級功能驗證，證明了芯片符合設計指標。最后再經(jīng)過FPGA的驗證，通過綜合生成網(wǎng)表，證明了設計中

3、不存在時序違例。在FPGA驗證過程中，使用思博倫儀器嚴格地配包，對FPGA發(fā)包，和對FPGA出來的包進行檢驗，通過對結果的分析再次證明芯片實現(xiàn)了預期的功能。
　　本文設計了支持256個邏輯通道的Interlaken接口電路，采用8條通道與8條SerDes對接，每條SerDes的速率為6.25Gbps，滿足系統(tǒng)40Gbps吞吐率的要求。仿真結果表明，當沒有流控信號時，片發(fā)和整包發(fā)送都不存在丟包;當流控信號起來時，丟包率在5％以內(nèi)，符