某雷達(dá)信息處理機(jī)中的數(shù)據(jù)高速傳輸研究與實(shí)現(xiàn).pdf

1、論文以某雷達(dá)信息處理機(jī)的開(kāi)發(fā)為背景,對(duì)雷達(dá)信息處理機(jī)中的數(shù)據(jù)高速傳輸問(wèn)題進(jìn)行研究,并工程設(shè)計(jì)通信接口實(shí)現(xiàn)了信息處理機(jī)數(shù)據(jù)高速穩(wěn)定的交互傳輸。
　　論文首先介紹了 PD雷達(dá)測(cè)速的基本原理及其系統(tǒng)組成,對(duì)雷達(dá)信息處理機(jī)的主要功能和兩大跟蹤環(huán)路進(jìn)行了深入研究,并介紹了項(xiàng)目中雷達(dá)信息處理機(jī)的功能組成。
　　接著,論文對(duì)信息處理機(jī)內(nèi)部的典型數(shù)據(jù)高速傳輸——主處理與預(yù)處理板之間的數(shù)據(jù)高速傳輸進(jìn)行了研究,根據(jù)其需求特性,設(shè)計(jì)了預(yù)處理與主處

2、理之間的LVDS接口、主處理 FPGA與 DSP之間的 McBSP0和 McBSP1接口,并在 McBSP1接口中結(jié)合使用了 EDMA和 PING-PONG緩存技術(shù)。通過(guò)軟件設(shè)計(jì)和實(shí)際調(diào)試,實(shí)現(xiàn)了主處理與預(yù)處理板之間的數(shù)據(jù)高速穩(wěn)定傳輸。
　　最后,論文研究了信息處理機(jī)與雷達(dá)主控計(jì)算機(jī)之間的數(shù)據(jù)高速傳輸,根據(jù)其需求特性,設(shè)計(jì)了主處理 DSP與 FPGA之間的 EMIF接口、主處理 FPGA與雷達(dá)主控計(jì)算機(jī)的 HDLC接口。論文還對(duì)