基于FPGA高速時間交織ADC校準(zhǔn)與研究.pdf

1、隨著數(shù)字全球化蓬勃發(fā)展,數(shù)字信號處理技術(shù)在寬帶通信、計算機、數(shù)字雷達(dá)、測量儀器等領(lǐng)域得到廣泛應(yīng)用。模擬數(shù)字轉(zhuǎn)換器作為數(shù)字信號處理重要接口,其向著高速度、高精度、超寬帶發(fā)展。由于每種工藝的帶寬的限制,單片單工藝的模數(shù)轉(zhuǎn)換器轉(zhuǎn)換速率幾乎已經(jīng)達(dá)到極限。
　　多通道時間交織ADC結(jié)構(gòu)成為突破速度瓶頸的一種重要途徑,其以較低速子ADC并行工作實現(xiàn)更高的采樣率。然而,通道間存在的失調(diào)失配、增益失配、采樣時刻偏差等限制了多通道時間交織ADC的性

2、能,需要對這些失配進(jìn)行校準(zhǔn)。
　　本文具體內(nèi)容如下:
　　1、建立了包含失調(diào)失配、增益失配、時鐘失配的多通道時間交織 ADC失配模型,從理論上分析了失配對ADC性能的影響;
　　2、在現(xiàn)有研究的基礎(chǔ)上,完成了三種類型的失配誤差估算算法及仿真驗證,并提出了基于FPGA的數(shù)字模擬混合校正方案;
　　3、鑒于FPGA可編程靈活的特點,基于FPGA設(shè)計了3Gsps8bit雙通道時間交織ADC系統(tǒng),由FPGA實現(xiàn)了三種類型