階梯圖形化SOI MOSFET器件及其可靠性模擬研究.pdf

1、隨著集成電路發(fā)展到深亞微米技術(shù)時(shí)代，傳統(tǒng)體硅CMOS器件在材料技術(shù)、器件理論、器件結(jié)構(gòu)以及制作工藝等方面存在諸多問題，使得基于傳統(tǒng)體硅技術(shù)的集成電路在發(fā)展過程中受到抑制。為了解決這一難題，絕緣襯底上硅（SOI：Silicon On Insulator）技術(shù)作為一種適用于納米量級(jí)半導(dǎo)體器件的新技術(shù)而被提出。雖然SOI技術(shù)具有許多優(yōu)良的性能，但是其自身所存在的固有寄生效應(yīng)也影響了它在集成電路領(lǐng)域的發(fā)展，其中Kink效應(yīng)對(duì)部分耗盡型SOI器件

2、具有很大的影響。因此，針對(duì)傳統(tǒng)SOI MOSFET器件中的Kink效應(yīng)，本文提出一種階梯圖形化SOI MOSFET器件。
　　與傳統(tǒng)SOI MOSFET器件相比，階梯圖形化SOI MOSFET器件的隱埋二氧化硅層只部分覆蓋器件的“階梯”型底層襯底，溝道下方的中性體區(qū)通過體接觸開口直接與底層襯底相連，在器件工作的過程中，該結(jié)構(gòu)能夠及時(shí)將碰撞電離產(chǎn)生的空穴導(dǎo)出，與此同時(shí)，該體接觸開口也成為器件內(nèi)部的散熱通道。本文采用工藝仿真軟件Sil

3、vaco Athena，對(duì)階梯圖形化SOI MOSFET器件的工藝流程進(jìn)行模擬仿真，并對(duì)制作方法的可行性進(jìn)行了驗(yàn)證。
　　在階梯圖形化SOI MOSFET器件可靠性研究中，利用Atlas對(duì)特征尺寸分別為2μm、200nm和40nm的階梯圖形化SOI MOSFET器件進(jìn)行建模與仿真，與同等尺寸條件下的傳統(tǒng)SOI MOSFET器件對(duì)比，仿真結(jié)果表明：無論在何種特征尺寸下，階梯圖形化SOI MOSFET器件對(duì)Kink效應(yīng)都具有抑制作用，