基于多目標(biāo)約束的納米級互連線優(yōu)化模型研究.pdf

1、隨著片上系統(tǒng)(SOC)和片上網(wǎng)絡(luò)(NOC)的持續(xù)發(fā)展,ULSI頻率和規(guī)模不斷上升,單個芯片上集成的功能模塊也越來越多。這一趨勢直接導(dǎo)致芯片尺寸不斷增大,同時也迫使設(shè)計者使用更多的互連線來傳播信號。由于設(shè)計者通常通過高速互連總線結(jié)構(gòu)或者點對點互連線來實現(xiàn)芯片子系統(tǒng)(如IP核)和微處理器間的通信,片上互連通信已成為芯片性能的瓶頸,并且成為芯片功耗、面積的重要消費(fèi)者。因此,解決片上互連線帶來的性能、功耗、面積問題變得十分重要。
　　

2、根據(jù)互連線的物理特點和工作機(jī)理,通過簡化分析,引入了互連線基本的電學(xué)參數(shù)模型,并對其進(jìn)行了簡單的分析。論文建立了緩沖器面積、互連線延時、帶寬和功耗模型,結(jié)合緩沖器插入和優(yōu)化互連線寬技術(shù),提出了一種互連線優(yōu)化模型,該模型可以在延時和帶寬的約束下優(yōu)化互連線功耗和插入的緩沖器面積。加入低擺幅技術(shù),論文對該優(yōu)化模型進(jìn)行了更為深入的研究。隨后把研究對象擴(kuò)展到片上總線,根據(jù)總線上傳輸數(shù)據(jù)的特點,結(jié)合總線排序和線間距技術(shù),在設(shè)計規(guī)則和其他目標(biāo)約束的條