氮化硅在集成電路銅互連中的應(yīng)用研究和改善.pdf

1、集成電路遵循摩爾定律飛速發(fā)展，器件的特征尺寸越來(lái)越小，集成度越來(lái)越高，后段金屬互連對(duì)芯片工作的速度、功耗等影響也越來(lái)越大。在集成電路工藝走向0.13um開(kāi)始，在后端金屬互連中，由于銅的低電阻率、抗電遷移能力強(qiáng)等特點(diǎn)，取代了鋁金屬;同時(shí)，雙鑲嵌（dual damascene）工藝的采用，解決了銅難以形成揮發(fā)性化合物的缺點(diǎn)，使得銅互連技術(shù)得到了飛速發(fā)展。
　　新的工藝技術(shù)也帶來(lái)了新的問(wèn)題。作為銅擴(kuò)散阻擋層的氮化硅，在金屬互連中采用PE

2、CVD(Plasma Enhance Chemical Vapor Deposition)的方法沉積在銅CMP(Chemical Mechanical Polishing)之后的晶圓表面。在實(shí)際的應(yīng)用中，氮化硅沉積工藝經(jīng)常造成金屬互連線之間的絕緣問(wèn)題，即在WAT(Wafer AcceptableTest)測(cè)試中，出現(xiàn)金屬線間的VBD(Voltage Breakdown)失效。
　　本論文通過(guò)基于等離子體化學(xué)氣相沉積的原理，結(jié)合實(shí)際

3、應(yīng)用中的情況，對(duì)氮化硅沉積工藝中銅的去氧化處理和沉積兩方面進(jìn)行研究，找到了導(dǎo)致VBD失效的主要原因，并通過(guò)優(yōu)化去氧化步驟和改善對(duì)硅烷氣體流量的控制，得到最佳的氮化硅沉積程式。
　　另外，MIM(Metal Insulator Metal)電容憑借其低寄生電容，低接觸電阻的優(yōu)點(diǎn)，取代了傳統(tǒng)的PIP(Poly Insulator Poly)和MIS(Metal InsulatorSilicon)電容，成為射頻電路和混合/模擬電路的首選

4、工藝。隨著IC集成度提升的要求，電容密度也相應(yīng)提升，氮化硅(Silicon Nitride)以其較高的介電常數(shù)和工藝兼容性等優(yōu)點(diǎn)，取代二氧化硅(Silicon Oxide)，成為MIM電容的介質(zhì)層材料。但是在實(shí)際的應(yīng)用中，經(jīng)常發(fā)生MIM電容的擊穿失效問(wèn)題。
　　通過(guò)研究MIM電容失效的可能原因，設(shè)計(jì)了相應(yīng)的氮化硅沉積和銅金屬晶丘改善實(shí)驗(yàn)，找到了導(dǎo)致MIM電容失效的原因。通過(guò)改良氮化硅作為MIM電容絕緣層的沉積工藝，并在研究中引入相