12位100MSPS流水線ADC中采樣保持電路的研究與設計.pdf

1、采樣保持(S/H)電路應用于模數(shù)轉(zhuǎn)換器(ADC)的前端,其輸出信號的建立精度和建立速度直接影響到整個模數(shù)轉(zhuǎn)換器的分辨率和轉(zhuǎn)換速率,因此采樣保持電路的設計也是流水線型模數(shù)轉(zhuǎn)換器電路設計的重要環(huán)節(jié)。本文基于TSMC0.18μm,1.8V電源電壓CMOS工藝,研究并設計一個適用于差分輸入信號范圍為2V,分辨率為12bit,轉(zhuǎn)換速率為100MHz流水線型模數(shù)轉(zhuǎn)換器中的采樣保持電路。
　　 文中首先介紹了采樣保持電路的基本理論,并對常見的

2、采樣保持電路結(jié)構(gòu)進行了分析和比較。其次對采樣保持電路在采樣和保持模式下的各種非理想效應進行全面深入的分析,相應的提出了各種解決辦法,同時對比分析了各種放大器的性能。然后在理論分析的基礎上結(jié)合具體系統(tǒng)的要求進行采樣保持電路設計,包括采樣保持電路總體電路的設計和各模塊電路設計:開關電容的選取、運算放大器、偏置電路和共模負反饋電路、柵壓自舉開關,其中重點設計了帶增益提升技術(shù)的運算放大器,電路設計完成后進行了相關的版圖設計。
　　 利用

3、Spectre對相關電路進行了仿真,仿真的結(jié)果表明,在采樣保持電路的輸入端分別施加差分電壓0.5V和-0.5V,時鐘頻率為100MHz,進入保持相時輸出信號最終值在(999.97mV,1.00003V)之間,與理想電壓值的誤差為0.03mY,達到了12位的精度要求。對輸入共模電壓為1V,單端信號幅度為0.5V,頻率為48.83MHz的正弦波輸入信號進行非相干采樣,采樣保持電路時鐘采樣頻率為100MHz,得到采樣保持電路的無雜散動態(tài)范圍(