面向DFT的測試數(shù)據壓縮算法研究.pdf

1、由于集成電路設計趨勢正快速朝向所謂系統(tǒng)芯片(SoC)設計方法遷移，并且各種預先設計和驗證的芯核集成在一個芯片上，對于外部自動測試設備，這種復雜的設計正產生嚴重挑戰(zhàn)。雖然這種基于芯核的設計風格大大增加了設計產量，創(chuàng)新的技術加快了產品投放市場，但與此同時，測試數(shù)據量和測試時間也正在快速增加。為了解決這些問題，目前主要有兩種方法：一種是使用內建自測試。為了減少測試成本，將測試器移到芯片上，直接在芯片上生成測試模式.這種方法的優(yōu)點是芯片無需額外

2、I/O管腳，克服了測試難以進入問題；除了芯片的生產測試外，同時也能滿足日常的維護測試和在線測試。另一種解決方案是基于測試源的劃分，將部分芯片上的測試模式生成資源移到離線的自動測試設備上，通過數(shù)據壓縮技術來減少存儲需求和測試時間，芯片上的解壓器成為一種無存儲數(shù)據源，因此，可以進一步減少測試硬件成本，更好地權衡自動測試設備與片上測試器的成本分配。 本文在FDR編碼和游程編碼的基礎上，提出了一種改進的壓縮編碼。該文在測試序列中直接編碼