基于OR1200通用FPGA快速原型的搭建.pdf

1、本文以變頻控制芯片的研發(fā)為項(xiàng)目背景，提出了基于OR1200內(nèi)核的SOC芯片系統(tǒng)級(jí)設(shè)計(jì)方案，旨在縮短整個(gè)SOC芯片的設(shè)計(jì)與驗(yàn)證周期，降低企業(yè)前期的設(shè)計(jì)投入。本設(shè)計(jì)一方面完成了SOC芯片系統(tǒng)架構(gòu)設(shè)計(jì)，對(duì)該芯片的核心模塊進(jìn)行設(shè)計(jì)和驗(yàn)證，另一方面搭建了該芯片的FPGA快速原型驗(yàn)證平臺(tái)，完成了對(duì)該芯片的原型驗(yàn)證及設(shè)計(jì)優(yōu)化。
　　 首先，作者介紹了軟硬件協(xié)同驗(yàn)證技術(shù)的發(fā)展?fàn)顩r與優(yōu)點(diǎn)，在此基礎(chǔ)上提出了基于FPGA的系統(tǒng)原型驗(yàn)證的設(shè)計(jì)流程，實(shí)現(xiàn)

2、了從SOC到Altera FPGA的移植，并且詳細(xì)介紹了Altera CycloneⅡ FPGA的架構(gòu)與片上資源。接著，提出了SOC芯片的系統(tǒng)架構(gòu)設(shè)計(jì)方案，包括：OR1200微處理器、Wishbone總線設(shè)計(jì)規(guī)范以及SOC芯片的片上資源，同時(shí)提出了SOC芯片的地址分配方案。然后，根據(jù)設(shè)計(jì)要求完成了主要模塊的設(shè)計(jì)工作，即Wishbone總線IP核和UARTIP核，并且對(duì)其進(jìn)行了仿真驗(yàn)證。最后，根據(jù)FPGA原型驗(yàn)證流程，搭建了該SOC芯片的

3、原型系統(tǒng)的驗(yàn)證平臺(tái)，完成了硬件設(shè)計(jì)優(yōu)化和軟件設(shè)計(jì)環(huán)境的搭建兩個(gè)方面的工作，并在此基礎(chǔ)上完成了SOC系統(tǒng)基本的FPGA系統(tǒng)原型驗(yàn)證。通過(guò)驗(yàn)證表明所設(shè)計(jì)的SOC系統(tǒng)完全滿足設(shè)計(jì)規(guī)范的要求。
　　 本課題主要完成基于FPGA快速原型平臺(tái)的設(shè)計(jì)與實(shí)現(xiàn)，構(gòu)建以O(shè)R1200微處理器為核心，包含軟硬件平臺(tái)的嵌入式SOC系統(tǒng)。硬件系統(tǒng)以開(kāi)源32位RISC核及Wishbone總線為主干，將仿真驗(yàn)證過(guò)的模塊逐個(gè)加入到OR1200嵌入式系統(tǒng)中。然后在

4、FPGA上進(jìn)行驗(yàn)證。軟件部分包括交叉編譯環(huán)境的建立，經(jīng)交叉編譯工具最后生成可執(zhí)行程序下載到內(nèi)存中。最后在Altera的DE2開(kāi)發(fā)板上驗(yàn)證系統(tǒng)能否穩(wěn)定運(yùn)行。
　　 本文的主要貢獻(xiàn)為提出了基于OR1200的SOC芯片的設(shè)計(jì)方案，完成了Wishbone總線IP模塊和UART IP模塊等電路模塊的設(shè)計(jì)：搭建了該芯片的FPGA快速原型驗(yàn)證平臺(tái)；作者較好地解決了設(shè)計(jì)中涉及到的諸多技術(shù)難點(diǎn)，如：Wishbone總線和UART IP模塊的RTL