高頻BUCK型開關(guān)電源數(shù)字PWM控制器的設(shè)計(jì).pdf

1、隨著半導(dǎo)體制造工藝進(jìn)入深亞微米時(shí)代，將開關(guān)電源集成到SoC內(nèi)部將成為未來集成電路設(shè)計(jì)的主流。由于模擬電源的特征尺寸無法隨著工藝尺寸的減小而減小，同時(shí)，低頻數(shù)字電源仍然需要很大的片外電感與電容，因此，數(shù)字化高頻化儼然成為當(dāng)今開關(guān)電源領(lǐng)域的研究熱點(diǎn)。
　　本文設(shè)計(jì)一款高頻BUCK型開關(guān)電源數(shù)字PWM控制器。一方面，論文完成了基于FPGA的系統(tǒng)設(shè)計(jì)與實(shí)物驗(yàn)證，其中，數(shù)字脈寬調(diào)制器(DigitalPulseWidthModulation,

2、DPWM)采用二階∑-△調(diào)制器與計(jì)數(shù)器相結(jié)合的全數(shù)字實(shí)現(xiàn)結(jié)構(gòu)，配合以控制算法、模數(shù)轉(zhuǎn)換器(AnalogtoDigitalConverter,ADC)模塊以及拓?fù)潆娐窐?gòu)成整個(gè)閉環(huán)系統(tǒng)。另一方面，基于計(jì)數(shù)器結(jié)構(gòu)的DPWM存在功耗大的缺點(diǎn)，不適合進(jìn)行高頻數(shù)字電源的ASIC設(shè)計(jì)，因此，論文提出基于二階∑-△調(diào)制技術(shù)和模擬延遲鎖定環(huán)(DelayLockLoop，DLL)技術(shù)的DPWM實(shí)現(xiàn)方案，其中，模擬DLL技術(shù)將DPWM工作頻率降低至開關(guān)頻率，

3、大幅度降低了DPWM模塊的功耗，同時(shí)，輸出時(shí)鐘相位差不受工藝、電壓以及溫度(ProcessVoltageandTemperature，PVT)的影響，保證PWM的調(diào)節(jié)線性度為1;模擬DLL為該結(jié)構(gòu)DPWM設(shè)計(jì)的關(guān)鍵點(diǎn)與難點(diǎn)，本文將單獨(dú)基于Charter0.18μm工藝對(duì)其進(jìn)行流片驗(yàn)證。
　　在輸入電壓3.3V、開關(guān)頻率20MHz、電感值471nH和電容值27nF的測(cè)試條件下，系統(tǒng)滿足輸出電壓1.8V，額定負(fù)載電流500mA以及2％