π-4-DQPSK調(diào)制解調(diào)的仿真和FPGA設(shè)計(jì).pdf

1、西安電子科技大學(xué)學(xué)位論文獨(dú)創(chuàng)性(或創(chuàng)新性)聲明秉承學(xué)校嚴(yán)謹(jǐn)?shù)膶W(xué)分和優(yōu)良的科學(xué)道德，本人聲明所呈交的論文是我個(gè)人在導(dǎo)師指導(dǎo)下進(jìn)行的研究二[作及取得的研究成果。盡我所知，除了文中特別加以標(biāo)注和致謝中所羅列的內(nèi)容以外，論文中不包含其他人已經(jīng)發(fā)表或撰寫過的研究成果；也不包含為獲得西安電子科技大學(xué)或其它教育機(jī)構(gòu)的學(xué)位或證書而使用過的材料。與我一同工作的同志對(duì)本研究所做的任何貢獻(xiàn)均已在論文中做了明確的說明并表示了謝意。申請(qǐng)學(xué)位論文與資料若有不實(shí)之處

2、，本人承擔(dān)一切相關(guān)的法律責(zé)任。本人簽名：埠日期』叢必塵必西安電子科技大學(xué)關(guān)于論文使用授權(quán)的說明本人完全了解兩安電子科技大學(xué)有關(guān)保留和使用學(xué)位論文的規(guī)定，即：研究生在校攻讀學(xué)位期間論文工作的知識(shí)產(chǎn)權(quán)單位屬兩安電子科技大學(xué)。學(xué)校有權(quán)保留送交論文的復(fù)印件，允許查閱和借閱論文；學(xué)校可以公布論文的全部或部分內(nèi)容，可以允許采用影印、縮印或其它復(fù)制手段保存論文。同時(shí)本人保證，畢業(yè)后結(jié)合學(xué)位論文研究課題再撰寫的文章一律署名單位為西安電子科技大學(xué)。(保密

3、的論文在解密后遵守此規(guī)定)本學(xué)位論文屬于保密在一年解密后適用本授權(quán)書。本人簽名：導(dǎo)師簽名：日期塑絲!!≯：巧摘要軟件無線電技術(shù)是近年來提出的一種實(shí)現(xiàn)無線通信的新的體系結(jié)構(gòu)。它的出現(xiàn)對(duì)通信的發(fā)展起到了很大的推動(dòng)作用，用軟件無線電技術(shù)實(shí)現(xiàn)調(diào)制解調(diào)靈活性好，通過下載不同的軟件來滿足不同通信體制的要求，使通信系統(tǒng)可以方便地?cái)U(kuò)展升級(jí)。兀／4DQPSK是QPSK改進(jìn)方式，它是一種線性窄帶數(shù)字調(diào)制技術(shù)，被廣泛應(yīng)用于移動(dòng)通信和衛(wèi)星通信中，其突出特點(diǎn)是頻

4、帶利用率高、頻譜特性好、抗衰落性能強(qiáng)、可進(jìn)行非相干解調(diào)。本文基于軟件無線電的思想設(shè)計(jì)硬件平臺(tái)，并在該硬件平臺(tái)上實(shí)現(xiàn)冗／4DQPSK的調(diào)制、解調(diào)。該設(shè)計(jì)具有實(shí)現(xiàn)較為簡單，同時(shí)能取得較好性能的特點(diǎn)。采用FPGA實(shí)現(xiàn)數(shù)字相關(guān)器，完成信號(hào)在中頻的數(shù)字解調(diào)。本文對(duì)基于FPGA的7以DQPSK通信系統(tǒng)進(jìn)行了研究，首先討論了冗／4DQPSK通信系統(tǒng)的基本原理，并用Matlab仿真了系統(tǒng)的誤碼率等。其次，采用、rHDL在XILINX公司ISEl01開發(fā)

5、環(huán)境下對(duì)系統(tǒng)的FPGA實(shí)現(xiàn)進(jìn)行設(shè)計(jì)，主要包括中頻差分解調(diào)的設(shè)計(jì)、相關(guān)器的設(shè)計(jì)、位同步的設(shè)計(jì)等，軟件仿真調(diào)試結(jié)果表明能夠?qū)崿F(xiàn)調(diào)制解調(diào)設(shè)計(jì)要求。最后，設(shè)計(jì)制作了基于FPGA的PCB板，并完成了電路調(diào)試工作，達(dá)到了預(yù)定的設(shè)計(jì)目標(biāo)。詳細(xì)設(shè)計(jì)中，冗／4DQPSK的解調(diào)方式主要有相干解調(diào)和非相干解調(diào)兩類，非相干解調(diào)指的是差分檢測，因?yàn)樵谝苿?dòng)接收時(shí)，相干解調(diào)的接收性能不如差分檢測，所以本文使用中頻差分解調(diào)的方式。通過對(duì)基本的相關(guān)器的研究，得出了基于D

6、觸發(fā)器的并行相關(guān)器具有即節(jié)省資源又便于參數(shù)設(shè)計(jì)的優(yōu)點(diǎn)。而Virtex可配置邏輯模塊(CLB)的基本模塊是邏輯單元(LC)。每個(gè)LC包括一個(gè)4輸入函數(shù)發(fā)生器，一個(gè)進(jìn)位邏輯和一個(gè)存儲(chǔ)單元。其中的函數(shù)發(fā)生器實(shí)際上是個(gè)查找表(LUT)，每個(gè)LUT能構(gòu)成1個(gè)16位的移位寄存器，這個(gè)結(jié)構(gòu)就是SRLl6，它可以通過宏調(diào)用來實(shí)現(xiàn)，也可以按照語言規(guī)范由ISE自動(dòng)綜合來實(shí)現(xiàn)。因此，相關(guān)器的設(shè)計(jì)主要使用基于SRLl6的并行相關(guān)器。在位同步的處理上，考慮系統(tǒng)對(duì)