采樣保持電路設(shè)計研究.pdf

1、隨著高清視頻，以太網(wǎng)領(lǐng)域等高速信號處理應(yīng)用的迅速發(fā)展，采樣保持電路的作用越來越重要，系統(tǒng)對高速高性能的采樣保持電路(sample/hold或SH)的需求日益強(qiáng)烈。而隨著CMOS工藝水平的提高，由于電源電壓和MOS管溝道長度的減小，為采樣保持電路的設(shè)計不斷提出復(fù)雜的課題。 傳統(tǒng)的采樣保持電路每個時鐘周期需復(fù)位一次，因此在高速采樣系統(tǒng)中對運(yùn)算放大器的增益，帶寬及擺率的要求較高，導(dǎo)致運(yùn)算放大器的面積和功耗很大，甚至占整個芯片功率消耗的

2、主要部分。 本文在參考國內(nèi)外現(xiàn)有設(shè)計的基礎(chǔ)上，結(jié)合實際情況，改進(jìn)了運(yùn)算放大器非理想因素對全差分采樣保持電路性能的影響。該方案的主要改進(jìn)為：在系統(tǒng)采樣輸入信號期間，將SH的輸出保持為上一周期的輸出而不是復(fù)位。對改進(jìn)方案系統(tǒng)及電路模塊建立了等效電路模型，根據(jù)等效模型推導(dǎo)出開關(guān)電容系統(tǒng)傳輸函數(shù)，噪聲傳輸函數(shù)。并用MATLAB對電路模型進(jìn)行了仿真。分析了開關(guān)對SH的影響，運(yùn)算放大器的增益對SH輸出誤差的影響，以及運(yùn)算放大器的帶寬和擺率對

3、SH建立時間和建立精度的影響。采用開關(guān)電容共模反饋電路來穩(wěn)定全差分運(yùn)算放大器的輸出共模電平，在系統(tǒng)的關(guān)鍵信號通路應(yīng)用電壓自舉模擬開關(guān)代替?zhèn)鹘y(tǒng)CMOS開關(guān)，降低SH的非線性。 本課題完成了SH及各個電路模塊的設(shè)計。詳細(xì)介紹了模擬集成電路的版圖設(shè)計的相關(guān)技術(shù)，并利用上華CMOS0.6um工藝設(shè)計了SH的版圖。 文章給出了SH及各個電路模塊的驗證測試方法。應(yīng)用Cadence Spectre完成仿真，在采樣率為10MHz的情況下