可重構(gòu)密碼協(xié)處理器設(shè)計.pdf

1、處理器內(nèi)部密碼算法的實現(xiàn)可以保證芯片數(shù)據(jù)通信鏈路信息安全。相比基于操作系統(tǒng)的軟件實現(xiàn)，密碼算法的硬件實現(xiàn)擁有處理速度快，安全性能高的特點。不同的安全應(yīng)用領(lǐng)域衍生出多樣的密碼算法，不同算法操作表達的計算任務(wù)特征不盡相同，這些條件對硬件實現(xiàn)有眾多的要求。指令集體系結(jié)構(gòu)處理器由于結(jié)構(gòu)固定，要表達出所有算法特征是不現(xiàn)實的，而且指令級別的算法邏輯設(shè)計復(fù)雜，吞吐率低。普通ASIC芯片面積小，吞吐率高，但是支持算法比較單一，靈活性差。針對芯片內(nèi)部算法

2、硬件實現(xiàn)時遇到的上述問題，本文針對某型號處理器在ASIC設(shè)計基礎(chǔ)上融入了可重構(gòu)思想，設(shè)計出一款可重構(gòu)密碼協(xié)處理器。
　　本文的研究與工程實踐如下：
　　1）本文對典型的分組密碼DES算法，AES算法，SM4算法，典型的Hash函數(shù)SHA進行了自身結(jié)構(gòu)的可重構(gòu)優(yōu)化。在實現(xiàn)相同功能的同時，相對于這些算法在單獨實現(xiàn)時的硬件開銷，映射后的結(jié)構(gòu)資源開銷會減少50％，體現(xiàn)了可重構(gòu)設(shè)計可以節(jié)省面積這一優(yōu)點。
　　2）根據(jù)密碼算法中使

3、用頻率最高的操作設(shè)計出一種可重構(gòu)密碼基本單元模型——RU，并在此基礎(chǔ)上作了針對不同性能的優(yōu)化，映射分組算法時互連結(jié)構(gòu)以高性能為主，映射Hash函數(shù)時，互連結(jié)構(gòu)以低面積為主。
　　3）設(shè)計出安全性能更高的真隨機數(shù)發(fā)生器，它產(chǎn)生的序列不僅可以通過NIST隨機性檢測標準，SHA3-512的后續(xù)處理使得序列的安全級別達到2256，這具有很高的安全性。
　　4）設(shè)計同步FIFO和異步FIFO，并對同步FIFO進行了端口時序邏輯的優(yōu)化，