eda四位數(shù)碼顯示頻率計(jì)

1、華東交通大學(xué)課程設(shè)計(jì)報(bào)告1基于基于EDA的數(shù)字頻率計(jì)的設(shè)計(jì)的數(shù)字頻率計(jì)的設(shè)計(jì)【摘要】在電子技術(shù)中，頻率是最基本的參數(shù)之一，并且與許多電參量的測(cè)量方案、測(cè)量結(jié)果都有十分密切的關(guān)系，因此頻率的測(cè)量就顯得更為重要。測(cè)量頻率的方法有多種其中電子計(jì)數(shù)器測(cè)量頻率具有精度高、使用方便、測(cè)量迅速，以及便于實(shí)現(xiàn)測(cè)量過程自動(dòng)化等優(yōu)點(diǎn)，是頻率測(cè)量的重要手段之一。電子計(jì)數(shù)器測(cè)頻有兩種方式：一是直接測(cè)頻法，即在一定閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法

2、，如周期測(cè)頻法。直接測(cè)頻法適用于高頻信號(hào)的頻率測(cè)量，間接測(cè)頻法適用于低頻信號(hào)的頻率測(cè)量。本文闡述了用VHDL語言設(shè)計(jì)了一個(gè)簡(jiǎn)單的數(shù)字頻率計(jì)的過程?！娟P(guān)鍵詞】EDA；VHDL；數(shù)字頻率計(jì)；波形仿真；1.1設(shè)計(jì)要求設(shè)計(jì)要求借助于FPGACPLD的開發(fā)技術(shù)，設(shè)計(jì)一個(gè)4位十進(jìn)制數(shù)字顯示的數(shù)字式頻率計(jì)，具體要求如下：（1）4位十進(jìn)制數(shù)字顯示的數(shù)字式頻率計(jì)的測(cè)量范圍為1k~9999KHZ，測(cè)量單位為KHZ；（2）要求量程能夠自動(dòng)轉(zhuǎn)換，即幾十KHZ顯

3、示小數(shù)點(diǎn)后兩位，而幾百KHZ則顯示小數(shù)點(diǎn)后一位；（3）當(dāng)輸入信號(hào)小于1KHZ時(shí)，輸出全0，當(dāng)輸入大于9999KHZ時(shí)，輸出顯示全H。1.2方案論證方案論證采用FPGACPLD芯片作為控制核心單元，完成各功能模塊。首先將被測(cè)信號(hào)與控制信號(hào)加在FPGACPLD芯片上，通過在芯片內(nèi)部進(jìn)行各邏輯操作，完成分頻、計(jì)數(shù)及掃描顯示等功能操作，最后通過數(shù)碼管顯示結(jié)果。其原理框架圖如下圖12所示。被測(cè)信號(hào)防抖電路數(shù)碼顯示FPGACPLD華東交通大學(xué)課程設(shè)

4、計(jì)報(bào)告3脈沖形成模塊計(jì)數(shù)模塊譯碼顯示模塊控制模塊量程自動(dòng)切換模塊分頻模塊鎖存信號(hào)清零使能被測(cè)信號(hào)基準(zhǔn)信號(hào)圖21頻率計(jì)測(cè)量頻率的原理圖3.1時(shí)鐘分頻模塊時(shí)鐘分頻模塊本設(shè)計(jì)為滿足EDA開發(fā)板的要求，故采用32KHz的時(shí)鐘作為輸入時(shí)鐘，對(duì)其進(jìn)行分頻，得到3個(gè)子時(shí)鐘，即200Hz的片選信號(hào)（動(dòng)態(tài)掃描時(shí)鐘）、25Hz的防抖電路時(shí)鐘和0.5Hz的閘門信號(hào)。其實(shí)體模塊如圖311。圖311ENDTIME設(shè)置為8s加32KHz的輸入信號(hào)，其仿真波形如圖3